如果把AI服务器拆开来看，你会发现一件反直觉的事：决定GPU能否稳定跑满算力的，不只有那些风光无限的HBM和CoWoS，还有一批藏在封装内部的小薄片——硅电容器。它们正在以每年一个数量级的节奏向下卷厚度，100μm已经是常规，50μm以下的产品直接打进了AI服务器和800G/1.6T光模块的主战场。这场超薄竞赛背后，是AI芯片供电网络对近芯片去耦的极致渴求。
为什么非要这么薄？答案藏在AI芯片的供电痛点里。当GPU的瞬态电流变化率（di/dt）冲到惊人的水平时，从电容焊盘到芯片电源引脚之间哪怕只有几毫米的走线，其纳亨级的寄生电感都会在芯片端酿成明显的电压跌落。传统MLCC的等效串联电感（ESL）在0.5–1nH之间，GHz频段已经力不从心；而硅电容凭借深槽结构，ESL可以压到皮亨级，且在175℃高温下容值几乎不衰减——这是MLCC无论如何也做不到的。更要命的是，AI芯片封装内部的剩余空间正在被HBM、逻辑die和TSV挤占，硅电容想要塞进封装底部甚至嵌入中介层，厚度就必须一降再降。村田的WLSC系列已经做到100μm薄，定制化产品推进到50μm；而采用3D深沟槽（DTC）工艺的先进硅电容，整体厚度已经不足50μm，正是AI服务器和高速光模块的标配候选。再往前看，垂直互连电容（VIC）作为DTC的升级形态，产业化处于导入加速期，厚度可以进一步下探，是GPU近芯片供电和高端先进封装的更优解。
但鲜为人知的是，当硅电容的厚度向50微米乃至30微米逼近时，工程师们面对的不再是简单的尺寸缩减，而是一道由材料力学、微观物理和化学工艺共同构筑的三重约束的叠加博弈。
第一道难关是超薄晶圆的机械强度的瓶颈。标准200mm晶圆初始厚度725μm，当研磨到 150μm以下时，就必须引入临时键合（Temporary Bonding）贴到载片上进行背面研磨。到 40–50μm这个区间，晶圆刚度急剧下降，handling、解键合环节碎片风险陡增——村田在专访里也直言厚度减薄后在搬运操作上可能会出现问题。这就是为什么减薄不仅是工艺问题，更是良率与 handle 能力问题。
第二道难关是研磨损伤与亚表面裂纹。研磨会在晶圆表面/亚表面引入微裂纹、非晶态硅、位错等缺陷。研究表明，1000#金刚石砂轮研磨造成的亚表面损伤（SSD）深度超过8μm，粗磨产生的压应力高达200–600MPa，且细磨也无法完全消除。
第三道难关是深槽密度带来的应力集中。DTC工艺是靠挖高密度深槽和侧壁沉积介质/电极来堆电容密度的。槽越深、密度越大，晶圆背面减薄时就越容易碎片——这是硅电容特有的矛盾。
当我们把这三个难点串联起来，就能理解为什么目前市场上能稳定供应50微米以下硅电容的厂商屈指可数。所谓的减薄，本质上是整个产业链在性能、良率和成本之间寻找的一个极其狭窄的平衡点。在这个平衡点上，任何一点工艺波动，都可能导致产品的失效或成本的失控。这正是超薄硅电容虽然前景广阔，但目前仍主要局限于高端利基市场的原因所在。